目前高速電路電源完整性面臨著低電壓供電的芯片集成度越來越高，PCB設(shè)計(jì)向高速高密度發(fā)展，PDN去耦電容優(yōu)化難度增加，大電流下的電熱協(xié)同分析等各種挑戰(zhàn)。為了能夠保證系統(tǒng)的穩(wěn)定運(yùn)行，為芯片提供穩(wěn)定的電源和電流，提高電源質(zhì)量，降低系統(tǒng)的總體電源阻抗，提高產(chǎn)品的可靠性和穩(wěn)定性。集成電路沿摩爾定律發(fā)展的趨勢為當(dāng)代電子系統(tǒng)的電源分配網(wǎng)絡(luò)(PDN)設(shè)計(jì)與電源完整性(PI)分析提出了日益嚴(yán)峻的挑戰(zhàn)：

1.低電壓供電的芯片集成度越來越高

電壓越低，每個(gè)器件引腳上需要的電流就越大，就會導(dǎo)致直流壓降越大，電壓越低，控制壓降的要求就越嚴(yán)，典型的電壓要求通常為±5%，這就意味著允許的直流壓降更小。器件集成度越高，集成電路周圍的走線就會越密，從而導(dǎo)致電源網(wǎng)絡(luò)中的電流密度更高，直流壓降也更大。

2.PCB設(shè)計(jì)向高速高密度發(fā)展

目前，PCB線路板上的空間越來越小，信號走線越來越密，沒有多少地方可實(shí)現(xiàn)寬敞的電源平面。這樣的結(jié)果是，電源平面和地平面都會被其他網(wǎng)絡(luò)過孔周圍的反焊盤所穿透。由于層面有很多孔洞，顯然可供電流流動(dòng)的路徑就會變得更細(xì)，因此，電源平面的電阻就會變得更大，導(dǎo)致直流壓降也更大。

3.PDN去耦電容優(yōu)化難度增加

在高速PCB設(shè)計(jì)中，去耦電容起著重要的作用，它的放置位置也很重要。這是因?yàn)樵陔娫聪蜇?fù)載短時(shí)間供電中，電容中的存儲電荷可防止電壓下降，如電容放置位置不恰當(dāng)可使線阻抗過大，影響供電。同時(shí)電容在器件的高速切換時(shí)可濾除高頻噪聲。我們在高速PCB設(shè)計(jì)中，一般在電源的輸出端和芯片的電源輸入端各加一個(gè)去耦電容，其中靠近電源端的電容值一般較大（如10μF），這是因?yàn)镻CB中我們一般用的是直流電源，為了濾除電源噪聲電容的諧振頻率可以相對較低，同時(shí)大電容可以確保電源輸出的穩(wěn)定性。對于芯片接電源的引腳處所加的去耦電容來說，其電容值一般較小（如0.1μF），這是因?yàn)樵诟咚傩酒?，噪聲頻率一般都比較高，這就要求所加去耦電容的諧振頻率要高，即去耦電容的容值要小。

電源的PDN系統(tǒng)要求每個(gè)系統(tǒng)元件都能得到正常工作電壓，那么就要對電源進(jìn)行阻抗控制。只要電源阻抗控制在目標(biāo)阻抗以下，那么電壓傳輸就會有一個(gè)良好的性能保障。而實(shí)際設(shè)計(jì)中，PDN上連接了種類數(shù)量眾多的各種去耦電容器，它們是PDN重要的組成部分，幾乎就決定了PDN的質(zhì)量。PDN能有效地抑制噪聲到底需要多少個(gè)電容?這些電容放置在哪？怎么安裝？如何在保證電源良好的性能基礎(chǔ)上，通過刪減電容來減輕PCB布局的緊張，進(jìn)而還能節(jié)約設(shè)計(jì)成本是電源完整性分析的一大挑戰(zhàn)。

4.大電流下的電熱協(xié)同分析

隨著芯片的集成度越來越高，芯片電源的供電電流越來越大，無源鏈路上產(chǎn)生的功率損耗也越來越大。此部分的損耗會以熱的方式呈現(xiàn)出來，從而導(dǎo)致熱設(shè)計(jì)風(fēng)險(xiǎn)，同時(shí)無源鏈路也會受到溫度的影響，所以大電流下的電熱協(xié)同分析就顯得特別重要。